DRAM-Speichertypen im Detail

SDRAM - Teil I

Die seit Ende 1996 erhältliche SDRAM-Technologie hat sich vor allem durch die intensive Unterstützung seitens Intel schnell durchgesetzt und beherrscht heute den Speichermarkt. Die Besonderheit von SDRAM ist, dass alle Ein- und Ausgangssignale synchronisiert zum Systemtakt des Rechnersystems ablaufen. Prozessor, Chipsatz und der Speicher kommunizieren also über ein Bussystem, das synchron mit der gleichen Frequenz getaktet ist.

Die älteren DRAM-Typen, wie FPM, EDO und BEDO arbeiten alle asynchron zum Systemtakt. Für eine Datenübertragung ist deshalb ein Handshaking-Verfahren zwischen Prozessor und Speichersteuerung notwendig. Ein Lesevorgang läuft wie folgt: Der Prozessor signalisiert der Speichersteuerung durch das ADS-Signal, dass eine Adresse anliegt. Wenn nach dem Lesezyklus die Daten am Ausgang des DRAMs bereitliegen, teilt die Speichersteuerung dem Prozessor dies mit dem Signal BRDY mit. Erst dann liest der Prozessor die Daten ein. Dazwischen ist die CPU im Leerlauf und führt Wartezyklen aus. Zwar können auch BEDO-DRAMs die Daten ohne Wartezyklen liefern, aber nur bis zu einem Systemtakt von 66 MHz. SDRAM steigt bei dieser Taktfrequenz erst ein und kann aktuell mit bis zu 133 MHz synchron zum System arbeiten.

Intern sind SDRAM-Bausteine aus zwei unabhängigen Speicherbänken aufgebaut. Durch die Dual-Bank-Architektur kann jeweils eine Bank schon vorgeladen werden (Precharge), während die andere Bank einen Lese- oder Schreibzugriff durchführt. Die Precharge Time lässt sich somit nach außen hin verstecken und fällt zeitlich nicht ins Gewicht, weil die Zugriffe meist abwechselnd auf die Bänke erfolgen. Aktuelle SDRAMs besitzen je nach Kapazität sogar vier interne Speicherbänke.

Anders als bei bisherigen DRAM-Konzepten erfolgt mit dem Anlegen der Zeilen- und Spaltenadresse gleichzeitig noch eine Befehlsübermittlung an das SDRAM. Das interne Befehlsregister des Speichers kann nun selbstständig die weiteren Abläufe steuern. So generiert das SDRAM, ähnlich wie BEDO-DRAM, bei einem Burst-Zugriff die nachfolgenden Adressen intern und führt einen alternierenden und überlappenden Zugriff auf die beiden Speicherbänke durch. Durch dieses Pipelining ist es dem SDRAM möglich, mit jedem Takt gültige Daten am Ausgang bereitzustellen. Das Timing von SDRAM bei einem Burst-Lesezugriff sehen Sie in Bild 4. SDRAMs müssen für den Betrieb konfiguriert sein. In einem Mode-Register sind verschiedene Parameter wie Timings, Burst-Längen und Refresh-Art programmiert. Fortsetzung nächste Seite...