DRAM-Speichertypen im Detail

RAMBUS - Teil I

Mit der Einführung des Intel-820- und 840-Chipsatzes hält gleichzeitig eine neue Speicherarchitektur Einzug in die Personal Computers: die Rambus-Technologie. Richtig neu ist sie allerdings nicht. Bereits seit 1995 wird Rambus in Workstations von SGI eingesetzt, andere Beispiele sind die Nintendo-64-Videospielkonsolen und Grafikkarten mit Grafikchip GD546X von Cirrus Logic.

Entwickelt wurde die Technologie von der 1990 gegründeten Firma Rambus mit Sitz in Kalifornien. Erste funktionierende RDRAMs konnte Toshiba 1992 präsentieren. Um die Technologie in die PC-Architekur zu adaptieren, schloss Intel im Dezember 1996 mit Rambus ein Abkommen.

Die gemeinsam entwickelten Direct RDRAMs (DRDRAM) nutzen wie DDR-SDRAM und SLDRAM zusätzlich beide Taktflanken für die Datenübertragung, und sollen nach dem Willen von Intel der Speicherstandard der Zukunft sein.

Die Rambus-Lösung besteht aus drei Komponenten: Rambus-Controller, Rambus-Channel und DRDRAM. Ein System kann aus mehreren unabhängigen Channels bestehen (Bild 7). Das Channel Interface bei Direct Rambus enthält einen nur 16- oder 18-Bit-(mit ECC)breiten Datenbus. Der Kontrollbus besitzt eine Breite von 8 Bit und hat getrennte Leitungen für die Zeilen- und Spaltenansteuerung. Vorteil: Gleichzeitige unabhängige Zugriffe auf Zeilen und Spalten sind möglich, während noch Daten des vorhergehenden Befehls übertragen werden.

Jedes einzelne DRDRAM-IC besitzt die volle Datenbreite des Channels. Gegenüber 64-Bit-Speicherbussen muss aber die Taktung des Channels entsprechend hoch sein, um konkurrenzfähige Bandbreiten zu erreichen. Die Taktfrequenz ist mit 400 MHz und durch Ausnutzung beider Taktflanken mit effektiv 800 MHz extrem hoch. Ein Maximum von 1,6 GByte/s ist bei jedem einzelnen Chip erreichbar. Durch die volle Datenbreite der ICs verteilen sich bei Zugriffen die Daten nicht über alle Bausteine, sondern sind zusammenhängend in jedem Chip abgespeichert. Effekt: Die Chips sind bei Burst-Zugriffen einer thermisch starken Belastung ausgesetzt und erfordern zusätzliche Kühlmaßnahmen. Jeder Channel kann bis zu 32 DRDRAMs verwalten. Ein Interleaving mit überlappenden Transfers zwischen den Chips und dem Rambus-Controller hebt die Effizienz für einen kontinuierlichen Datenstrom.